SOC Design Engineer (DVFS and RAS model training)

岗位职责

1. 负责芯片DVFS与RAS相关模型的构建、训练、优化与验证，基于硅后测试数据，提升模型预测精度与泛化能力。
2. 参与DVFS/RAS相关需求分析与技术方案定义，结合芯片应用场景，制定模型训练策略、数据采集规范，确保模型满足芯片功耗控制、可靠性监测与故障预警需求。
3. 负责硅后测试数据的清洗、预处理、特征提取与标注，搭建数据 pipeline，筛选有效特征，为模型训练提供高质量数据支撑，解决数据不均衡、噪声干扰等问题。
4. 搭建并优化DVFS/RAS模型训练环境，选用合适的机器学习/深度学习算法，完成模型训练、调参、迭代，验证模型在不同场景下的性能，确保模型能够精准预测芯片功耗、故障风险。
5. 配合硅后测试、RTL设计、系统集成团队，开展模型落地验证，解决模型部署过程中出现的适配性、精度偏差等问题，推动模型在芯片量产测试、现场运维中的实际应用，提升芯片能效与可靠性。
6. 跟踪DVFS、RAS领域及机器学习模型训练前沿技术，结合项目需求引入新技术、新方法，优化模型性能与训练效率；撰写模型训练报告、技术文档，沉淀模型开发经验与规范。
7. 参与芯片硅后故障分析，结合模型预测结果，定位RAS相关故障根源，提供优化建议，助力迭代芯片设计与模型算法；协助完善DVFS/RAS模型的监控与更新机制，保障模型长期有效性。

任职要求

1. 本科及以上学历，硕士学历优先，有服务器芯片、AI芯片RAS设计经验者可放宽学历要求。
2. 3年及以上数字芯片RTL设计经验，至少1年以上RAS相关模块设计经验，有CPU、DDR控制器、PCIe控制器等核心模块RAS设计经验者优先。
3. 有ASIC/IP核开发、FPGA原型验证经验，参与过完整芯片流片项目者优先。
4. 精通Verilog/SystemVerilog硬件描述语言，熟悉RAS相关算法（如ECC、CRC、LDPC等）的实现原理。
5. 熟悉RAS核心技术特性。
6. 熟练掌握前端设计流程，包括需求分析、架构设计、RTL编码、Lint检查、综合、SDC约束、STA分析等。
7. 了解芯片低功耗设计、DFT设计流程，具备PPA（性能、功耗、面积）优化经验。
8. 具备良好的问题定位与分析能力，能够快速排查RTL设计、验证及流片后出现的RAS相关问题，有较强的技术攻关能力。
9. 熟悉Python/Perl/Tcl等脚本语言，能够编写脚本实现设计自动化。